J.M. Bosc, "Integrated power transistor size optimisation", ESREF'2001, pp. 1671-1676.

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Article : [PAP369]

Titre : J.M. Bosc, Integrated power transistor size optimisation, ESREF'2001, pp. 1671-1676.

Cité dans : [DATA227] ESREF'2001, 12th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis, Arcachon, France , 1-5 octobre 2001.

Auteur : Jean-Marc Bosc

Adresse : Motorola Toulouse - France
Source : ESREF'2001 - 12th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis - Arcachon - France.
Date : 1-5 octobre 2001
Site : http://www.elsevier.com/locate/microrel
Pages : 1671 - 1676
Lien : private/BOSC1.pdf - 6 pages, 125 Ko.

Abstract :
In the present work, we present the strategy implemented to optimise for economical purpose the size of
integrated power transistors regarding reliability constraints. The approach taken is based on the study of the
real application using simulation and reliability testing. An optimisation flow is also proposed.

Bibliographie

Références : 5
[1] : D. Farenc, "Modélisation, conception et optimisation de composant de puissance latéral DMOS intégré. Etude des limites de performance en énergie", D.Phil. Thesis, University Paul Sabatier of Toulouse, France, 1997.
[2] : P. Dupuy, "Modèles thermiques et méthodologie d’analyse thermique pour circuits intégrés de puissance de type Smart Power", D.Phil. Thesis, Institut National des Sciences Appliquées of Toulouse, France, 1998.
[3] : J.M. Bosc, P. Dupuy, J. Gil, J.M. Dorkel, G.Sarrabayrouse. Thermal characterization of LDMOS transistors for accelerating stress testing. Microelectronics Journal, Sept-October 2000.
[4] : J.M. Bosc, I. Garçon, E. Huynh, P. Lance, I. Pages, J.M. Dorkel, G.Sarrabayrouse, "Reliability characterization of LDMOS transistors submitted to multiple energy discharges", IEEE International Symposium on Power Semiconductor Devices & ICs (ISPSD 2000), 22-25 may 2000, Toulouse, France.
[5] : I. Garçon, J.M. Bosc, C. Levade, M. Cabié, G. Vanderschaeve, "Thermal fatigue induced voiding in LDMOS transistors submitted to multiple energy discharges", ISTFA 2000 (International Symposium for testing and Failure Analysis), 12-16 November 2000, Bellevue, Washington, USA.

  [1] :  [PAP158]  -------
  [2] :  [PAP158]  -------
  [3] :  [PAP158]  -------
  [4] : [SHEET382] J.M. Bosc, I. Garcon, E. Huynh, P. Lance, I. Pages, J.M. Dorkel, G. Sarrabayrouse, Reliability characterization of LDMOS transistors submitted to multiple energy discharges, ISPSD'2000.
  [5] :  [PAP158]  -------

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